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PLL im VCC-GND-System

PLL im VCC-GND-System

Beitragvon useribn » Mi, 29.03.2006 14:59

Hat jemand Erfahrungen mit PLL-Schaltungen, sei es als Einzel-IC oder als Teil eines FPGAs im VCC-GND-System gemacht? Funktionieren diese zuverlässig mit dieser Layoutmethode oder sollte die Versorgung der PLL doch mit Koppel-Cs versehen werden?
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PLL im VCC-GND-System

Beitragvon unitel_eig » Do, 27.04.2006 12:39

Zur Frage Versorgung der PLL und Koppel-Cs: Sowohl als auch! Allerdings muss man hier die in Frage kommenden Frequenzbereiche hinsichtlich der Entkopplung unterscheiden. Laut unseren Erfahrungen bei FPGAs f√ľhrt an VCC-GND Systemen mit 50¬Ķm Abstand faktisch kein Weg vorbei.
Interessanterweise fordert die Fa. Xilinx f√ľr das Stromversorgungssystem ihrer Gigabit-Transceiver eine sehr aufwendige Entkopplung besonders im unteren Frequenzbereich (100KHz bis einige MHz) mit 330¬ĶF Elkos und einer Batterie (10 St√ľck parallel geschaltet) an 1¬ĶF Keramik-SMD-Kondensatoren. Offenbar reagieren die internen Schaltungen zur Frequenzmultiplikation (Faktor 20 - 2,5GHz) von Clocksignalen (125MHz) externer LVDS-Oszillatorchips sehr empfindlich auf niederfrequente "Schwebungen" im Analogstromversorgungskreis.
Xilinx verwendet f√ľr den Rest des FPGA's DLLs die sehr gut auf die Entkopplung mit d√ľnnen Substraten reagieren. Sehr wichtig ist besonders die Entsch√§rfung mittels Stromversorgungsstapel respektive zus√§tzlicher GND-Lagen von dynamischen GND-Spannungsanhebungen (GND-Bouncing), die sonst zu massiven Erh√∂hungen der Clock Jitterwerte f√ľhren.
Eine Kombination an Entkopplungsma√ünahmen, also zus√§tzliche St√ľtzkondensatoren, h√§ngt auch von meist zus√§tzlichen Hinweisen im Datenblatt der Halbleiterhersteller ab und sollte keinesfalls ignoriert werden.
unitel_eig
 
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