PLL im VCC-GND-System

[useribn]

Hat jemand Erfahrungen mit PLL-Schaltungen, sei es als Einzel-IC oder als Teil eines FPGAs im VCC-GND-System gemacht? Funktionieren diese zuverlässig mit dieser Layoutmethode oder sollte die Versorgung der PLL doch mit Koppel-Cs versehen werden?

[unitel_eig]

Zur Frage Versorgung der PLL und Koppel-Cs: Sowohl als auch! Allerdings muss man hier die in Frage kommenden Frequenzbereiche hinsichtlich der Entkopplung unterscheiden. Laut unseren Erfahrungen bei FPGAs führt an VCC-GND Systemen mit 50µm Abstand faktisch kein Weg vorbei.
Interessanterweise fordert die Fa. Xilinx für das Stromversorgungssystem ihrer Gigabit-Transceiver eine sehr aufwendige Entkopplung besonders im unteren Frequenzbereich (100KHz bis einige MHz) mit 330µF Elkos und einer Batterie (10 Stück parallel geschaltet) an 1µF Keramik-SMD-Kondensatoren. Offenbar reagieren die internen Schaltungen zur Frequenzmultiplikation (Faktor 20 - 2,5GHz) von Clocksignalen (125MHz) externer LVDS-Oszillatorchips sehr empfindlich auf niederfrequente "Schwebungen" im Analogstromversorgungskreis.
Xilinx verwendet für den Rest des FPGA's DLLs die sehr gut auf die Entkopplung mit dünnen Substraten reagieren. Sehr wichtig ist besonders die Entschärfung mittels Stromversorgungsstapel respektive zusätzlicher GND-Lagen von dynamischen GND-Spannungsanhebungen (GND-Bouncing), die sonst zu massiven Erhöhungen der Clock Jitterwerte führen.
Eine Kombination an Entkopplungsmaßnahmen, also zusätzliche Stützkondensatoren, hängt auch von meist zusätzlichen Hinweisen im Datenblatt der Halbleiterhersteller ab und sollte keinesfalls ignoriert werden.